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Hallo Zusammen: HDL FFT Simulink Block :VHDL code generieren |
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| Alisoltanii |
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Beiträge: 1
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Anmeldedatum: 25.12.20
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Verfasst am: 25.12.2020, 16:38
Titel: Hallo Zusammen: HDL FFT Simulink Block :VHDL code generieren
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Ich möchte gerne wissen wie kann man das HDL FFT Block (Bild1) in Simulink Inputs und Outputs konfigurieren um einem VHDL code zu generieren. Die zwei Input sind die Ausgägne von ein Sub_Data Block (Bild2) .
VHDL Beschreibung für das Sub_Data Block;
library IEEE;
use IEEE.std_logic_1164.all;
use ieee.numeric_std.all;
entity Sub_Data is
port (
DATA_IN : IN std_logic_vector(15 downto 0);
ENABLE_IN : IN std_logic;
RESET_N : IN std_logic;
CLK : IN std_logic;
DATA_Subs : OUT std_logic_vector(15 downto 0);
ENABLE_OUT : OUT std_logic
);
end Sub_Data;
architecture architecture_Sub_Data of Sub_Data is
signal data_i_1 : std_logic_vector(15 downto 0) ;
signal data_i_2 : std_logic_vector(15 downto 0) ;
begin
sub_data: process (CLK, RESET_N)
begin
if RESET_N = '0' then
ENABLE_OUT <= '0';
DATA_Subs <= (others => '0');
data_i_1 <= (others => '0');
data_i_2 <= (others => '0');
elsif rising_edge(CLK) then
if ENABLE_IN = '1' then
data_i_1 <= DATA_IN;
else
data_i_2 <= data_i_1;
end if;
if data_i_1 > data_i_2 then
DATA_Subs <= std_logic_vector(unsigned(data_i_1(15 downto 0)) - unsigned(data_i_2(15 downto 0)));
ENABLE_OUT <= '1';
elsif data_i_1 < data_i_2 then
DATA_Subs <= std_logic_vector(unsigned(data_i_2(15 downto 0)) - unsigned(data_i_1(15 downto 0)));
ENABLE_OUT <= '1';
end if;
if ENABLE_OUT = '1' then
ENABLE_OUT <= '0';
end if;
end if;
end process sub_data;
-- architecture body
end architecture_Sub_Data;
| Beschreibung: |
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| Dateiname: |
sub data.PNG |
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23.75 KB |
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| Dateiname: |
image_2020-12-25_154246.png |
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