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Verfasst am: 29.09.2010, 11:16
Titel: HDL Cosimulation
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Hallo,
Ich bin dabei eine HDL Cosimulation durchzuführen, Ich habe in VHDL einen PID Regler programmiert, nun möchte ich ihn in Simulink simulieren um dessen Funktionsweise zu testen. Ich habe gesamtes Blocksystem aufgebaut, krieg aber eine fehlermeldung, die ich nciht verstehe:
Ich habe für den Output dan daten typ Ufix14 definiert, aber es hilft nicht, ich kanns ja im Bild zeigen, wie ich die Eingänge und Ausgang einbezogen habe. wie kann ich da inerit auswählen und was anderes auswählen.
Ich habe auch eine Testbench für meinen PID regler geschrieben in dem ich alle PID Anteile vordefiniert habe und den Sollwert vorgegeben habe, sollte ich die Testbench in HDL Block einbinden oder den Original Code.
Danke.
| Beschreibung: |
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| Andreas Goser |
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Verfasst am: 29.09.2010, 12:43
Titel:
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Ich vermute, dass das Know-How dieser Art ausserhalb von Mathworks noch nicht so weit verbreitet ist und rate daher MathWorks zu kontatieren.
Andreas
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| A. |
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Verfasst am: 29.09.2010, 13:04
Titel: HDL Cosimulation
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| A. |
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Verfasst am: 30.09.2010, 10:51
Titel: HDL Cosimulation
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Hallo,
hat jemand Erfahrung mit Cosimulation.
Also ich habe herausgefunden, dass die Fehlermeldung, deshalb, kommt, da mein signal data_u_o kein 14 bit datentyp ist, obwohl ich es als std_logic_vector deklariert habe. nun, nachdem ich mir in mein Simulink Modell, die Daten Typen an den Ports habe zeigen lassen, standen da an allen signalen in und outports Double, Warum auch immer obwohl ich an allen ports ufix14 eingestellt habe.Jemand ne Idee was man noch machen könnte oder waran der Fehler noch liegen kann.Danke.
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